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龍圖騰網(wǎng)恭喜中科芯磁科技(珠海)有限責(zé)任公司申請的專利基于FPGA架構(gòu)文件的芯片電路自動生成器及方法獲國家發(fā)明授權(quán)專利權(quán)，本發(fā)明授權(quán)專利權(quán)由國家知識產(chǎn)權(quán)局授予，授權(quán)公告號為：CN119720897B 。

龍圖騰網(wǎng)通過國家知識產(chǎn)權(quán)局官網(wǎng)在2025-05-27發(fā)布的發(fā)明授權(quán)授權(quán)公告中獲悉：該發(fā)明授權(quán)的專利申請?zhí)?專利號為：202510214193.9，技術(shù)領(lǐng)域涉及：G06F30/347；該發(fā)明授權(quán)基于FPGA架構(gòu)文件的芯片電路自動生成器及方法是由韓小煒;吳利華;趙凱;崔冰設(shè)計研發(fā)完成，并于2025-02-26向國家知識產(chǎn)權(quán)局提交的專利申請。

本基于FPGA架構(gòu)文件的芯片電路自動生成器及方法在說明書摘要公布了：本發(fā)明涉及芯片電路布局技術(shù)領(lǐng)域，基于FPGA架構(gòu)文件的芯片電路自動生成器及方法，所述芯片電路自動生成器，包括輸入模塊、布局布線模塊、驗證模塊及輸出模塊；所述輸入模塊，用于利用所述架構(gòu)文件解析器，對用戶輸入的FPGA架構(gòu)文件進行解析；所述布局布線模塊，用于對所述需求列單元電路模型集合中的各個列單元電路模型進行排布連接，及對所述行單元電路集合中的各個行單元電路進行排布連接；所述驗證模塊，用于對所述行單元電路集合進行基于預(yù)設(shè)錯誤類型集合的驗證操作，及對所述頂層電路圖進行基于所述錯誤類型集合的驗證操作；所述輸出模塊，用于將所述頂層電路圖進行格式化輸出。本發(fā)明可以提高芯片電路連接的效率及準(zhǔn)確性。

本發(fā)明授權(quán)基于FPGA架構(gòu)文件的芯片電路自動生成器及方法在權(quán)利要求書中公布了：1.一種基于FPGA架構(gòu)文件的芯片電路自動生成器，其特征在于，所述芯片電路自動生成器，包括輸入模塊、布局布線模塊、驗證模塊及輸出模塊；所述芯片電路自動生成器中，還包括FPGA頂層電路自動化生成程序；所述FPGA頂層電路自動化生成程序是基于Python與Cadenceskill開發(fā)得到的，所述FPGA頂層電路自動化生成程序包括讀取架構(gòu)服務(wù)及解析架構(gòu)服務(wù)；所述FPGA頂層電路自動化生成程序，用于對所述輸入模塊及布局布線模塊進行數(shù)據(jù)格式配置；其中，所述讀取架構(gòu)服務(wù)，用于利用所述Python中的openpyxl庫，讀取所述FPGA架構(gòu)文件，得到電路設(shè)計信息；其中，所述解析架構(gòu)服務(wù)，用于利用預(yù)構(gòu)建的.map文本格式，對所述電路設(shè)計信息進行數(shù)據(jù)類型配置，得到.map文本格式的電路設(shè)計信息；其中，所述.map文本格式由結(jié)構(gòu)化、索引、方向、關(guān)聯(lián)鄰近關(guān)系及實例信息的關(guān)鍵字組成；所述輸入模塊包括架構(gòu)文件解析器及基礎(chǔ)列單元電路庫；其中，所述基礎(chǔ)列單元電路庫包括預(yù)設(shè)數(shù)值數(shù)量的列單元電路模型：所述列單元電路模型，由對預(yù)構(gòu)建的列單元電路進行標(biāo)準(zhǔn)化存儲得到；所述列單元電路模型，用于為所述輸入模塊提供檢索信息，使得各個列單元電路被所述輸入模塊進行獨立調(diào)用；其中，所述列單元電路由對預(yù)構(gòu)建的邏輯單元電路進行列方向排列得到；其中，所述標(biāo)準(zhǔn)化存儲的配置過程，包括根據(jù)預(yù)設(shè)的y坐標(biāo)設(shè)置，利用所述Cadenceskill中dbAccess的dbCreateRect，將各個列單元電路的高度保持一致；利用所述Cadenceskill中的sort，對各個列單元電路中的IO端口，按ASCII碼順序進行排列；所述輸入模塊，用于利用所述架構(gòu)文件解析器，對用戶輸入的FPGA架構(gòu)文件進行解析，得到電路設(shè)計信息，并根據(jù)所述電路設(shè)計信息，查詢所述基礎(chǔ)列單元電路庫，得到需求列單元電路模型集合；所述布局布線模塊，用于根據(jù)所述電路設(shè)計信息，對所述需求列單元電路模型集合中的各個列單元電路模型進行排布連接，得到行單元電路集合；所述布局布線模塊，還用于根據(jù)所述驗證模塊發(fā)送的行單元電路驗證結(jié)果及所述電路設(shè)計信息，對所述行單元電路集合中的各個行單元電路進行排布連接，得到頂層電路圖；所述驗證模塊，用于對所述行單元電路集合進行基于預(yù)設(shè)錯誤類型集合的驗證操作，得到行單元電路驗證結(jié)果；所述驗證模塊，還用于對所述頂層電路圖進行基于所述錯誤類型集合的驗證操作，得到頂層電路驗證結(jié)果；所述輸出模塊，用于根據(jù)所述頂層電路驗證結(jié)果，將所述頂層電路圖進行格式化輸出，得到目標(biāo)形式FPGA電路。

如需購買、轉(zhuǎn)讓、實施、許可或投資類似專利技術(shù)，可聯(lián)系本專利的申請人或?qū)＠麢?quán)人中科芯磁科技(珠海)有限責(zé)任公司，其通訊地址為：519070 廣東省珠海市香洲區(qū)前河北路68號之環(huán)宇城寫字樓7層08單元；或者聯(lián)系龍圖騰網(wǎng)官方客服，聯(lián)系龍圖騰網(wǎng)可撥打電話0551-65771310或微信搜索“龍圖騰網(wǎng)”。