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龍圖騰網恭喜安徽大學;合肥市微電子研究院有限公司申請的專利一種基于8T SRAM內存內行列雙向的減法計算電路結構獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN114360595B 。

龍圖騰網通過國家知識產權局官網在2025-05-27發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202111390098.2，技術領域涉及：G11C8/10；該發明授權一種基于8T SRAM內存內行列雙向的減法計算電路結構是由彭春雨;高榮爭;朱志國;吳秀龍;藺智挺;陳軍寧設計研發完成，并于2021-11-22向國家知識產權局提交的專利申請。

本一種基于8T SRAM內存內行列雙向的減法計算電路結構在說明書摘要公布了：本發明公開了一種基于8TSRAM內存內行列雙向的減法計算電路結構，包括：整體時序控制模塊、行地址譯碼模塊、列地址譯碼模塊、行字線選擇模塊、列字線選擇模塊、SRAM存儲陣列、行輸出模塊和列輸出模塊；行地址譯碼模塊與行字線選擇模塊相連，列地址譯碼模塊與列字線選擇模塊相連，行字線選擇模塊、列字線選擇模塊、行輸出模塊和列輸出模塊分別與SRAM存儲陣列相連；通過調整8管SRAM單元的字線傳輸管的寬長比控制單元權重，實現減法計算。本發明可以實現8TSRAM內存內的行減法和列減法計算，減少了傳輸過程的消耗，使功耗大幅降低，而且能夠在減法計算時使所有SRAM單元的字線同時開啟并行計算，大大提高了計算時數據的吞吐率。

本發明授權一種基于8T SRAM內存內行列雙向的減法計算電路結構在權利要求書中公布了：1.一種基于8TSRAM內存內行列雙向的減法計算電路結構，其特征在于，所述減法計算電路包括：整體時序控制模塊、行地址譯碼模塊、列地址譯碼模塊、行字線選擇模塊、列字線選擇模塊、SRAM存儲陣列、行輸出模塊和列輸出模塊；其中：所述整體時序控制模塊分別與所述行地址譯碼模塊、所述列地址譯碼模塊、所述行字線選擇模塊、所述列字線選擇模塊、所述SRAM存儲陣列、所述行輸出模塊和所述列輸出模塊連接；所述行地址譯碼模塊與所述行字線選擇模塊相連，所述列地址譯碼模塊與所述列字線選擇模塊相連；所述SRAM存儲陣列由若干個減法計算單元模塊Block4B組成；所述減法計算單元模塊Block4B包括4個四字線四位線8管SRAM單元、4個PMOS晶體管、4個電容、4個傳輸門、1根局部左列位線LBL、1根局部右列位線LBLB、1根局部左行位線LRBL和1根局部右行位線LRBLB；4個四字線四位線8管SRAM單元分別記為CELL0～CELL3，4個PMOS晶體管分別記為P0～P3，4個電容分別記為C0～C3，4個傳輸門分別記為TG0～TG3；四字線四位線8管SRAM單元CELL0的左列字線WLL0與所述列字線選擇模塊輸出的左列字線WLL0連接，四字線四位線8管SRAM單元CELL0的右列字線WLR0與所述列字線選擇模塊輸出的右列字線WLR0連接，四字線四位線8管SRAM單元CELL0的左行字線WLL_VICE0與所述行字線選擇模塊輸出的左行字線WLL_VICE0連接，四字線四位線8管SRAM單元CELL0的右行字線WLR_VICE0與所述行字線選擇模塊輸出的右行字線WLR_VICE0連接；四字線四位線8管SRAM單元CELL1的左列字線WLL1與所述列字線選擇模塊輸出的左列字線WLL1連接，四字線四位線8管SRAM單元CELL1的右列字線WLR1與所述列字線選擇模塊輸出的右列字線WLR1連接，四字線四位線8管SRAM單元CELL1的左行字線WLL_VICE1與所述行字線選擇模塊輸出的左行字線WLL_VICE1連接，四字線四位線8管SRAM單元CELL1的右行字線WLR_VICE1與所述行字線選擇模塊輸出的右行字線WLR_VICE1連接；四字線四位線8管SRAM單元CELL2的左列字線WLL2與所述列字線選擇模塊輸出的左列字線WLL2連接，四字線四位線8管SRAM單元CELL2的右列字線WLR2與所述列字線選擇模塊輸出的右列字線WLR2連接，四字線四位線8管SRAM單元CELL2的左行字線WLL_VICE2與所述行字線選擇模塊輸出的左行字線WLL_VICE2連接，四字線四位線8管SRAM單元CELL2的右行字線WLR_VICE2與所述行字線選擇模塊輸出的右行字線WLR_VICE2連接；四字線四位線8管SRAM單元CELL3的左列字線WLL3與所述列字線選擇模塊輸出的左列字線WLL3連接，四字線四位線8管SRAM單元CELL3的右列字線WLR3與所述列字線選擇模塊輸出的右列字線WLR3連接，四字線四位線8管SRAM單元CELL3的左行字線WLL_VICE3與所述行字線選擇模塊輸出的左行字線WLL_VICE3連接，四字線四位線8管SRAM單元CELL3的右行字線WLR_VICE3與所述行字線選擇模塊輸出的右行字線WLR_VICE3連接；四字線四位線8管SRAM單元CELL0～CELL3的左列位線BL端均與局部左列位線LBL連接，四字線四位線8管SRAM單元CELL0～CELL3的右列位線BLB端均與局部右列位線LBLB連接，四字線四位線8管SRAM單元CELL0～CELL3的左行位線RBL端均與局部左行位線LRBL連接，四字線四位線8管SRAM單元CELL0～CELL3的右行位線RBLB端均與局部右行位線LRBLB連接；PMOS晶體管P0的源極與電源VDD相連，PMOS晶體管P0的漏極與全局左列位線GBL相連，PMOS晶體管P0的柵極與預充信號PRE相連；PMOS晶體管P1的源極與電源VDD相連，PMOS晶體管P1的漏極與全局右列位線GBLB相連，PMOS晶體管P1的柵極與預充信號PRE相連；PMOS晶體管P2的源極與電源VDD相連，PMOS晶體管P2的漏極與全局左行位線GRBL相連，PMOS晶體管P2的柵極與預充信號PRE相連；PMOS晶體管P3的源極與電源VDD相連，PMOS晶體管P3的漏極與全局右行位線GRBLB相連，PMOS晶體管P3的柵極與預充信號PRE相連；電容C0的一端與局部左列位線LBL相連，電容C0的另一端與GND相連；電容C1的一端與局部右列位線LBLB相連，電容C1的另一端與GND相連；電容C2的一端與局部左行位線LRBL相連，電容C2的另一端與GND相連；電容C3的一端與局部右行位線LRBLB相連，電容C3的另一端與GND相連；傳輸門TG0連接全局左列位線GBL和局部左列位線LBL；傳輸門TG1連接全局右列位線GBLB和局部右列位線LBLB；傳輸門TG2連接全局左行位線GRBL和局部左行位線LRBL；傳輸門TG3連接全局右行位線GRBLB和局部右行位線LRBLB；全局左列位線GBL和全局右列位線GBLB均與所述列輸出模塊連接；所述全局左行位線GRBL和所述全局右行位線GRBLB均與所述行輸出模塊連接。

如需購買、轉讓、實施、許可或投資類似專利技術，可聯系本專利的申請人或專利權人安徽大學;合肥市微電子研究院有限公司，其通訊地址為：230601 安徽省合肥市經濟開發區九龍路111號；或者聯系龍圖騰網官方客服，聯系龍圖騰網可撥打電話0551-65771310或微信搜索“龍圖騰網”。