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龍圖騰網(wǎng)恭喜四川九洲空管科技有限責任公司申請的專利應用于綜合航電系統(tǒng)的1553B協(xié)議通信方法獲國家發(fā)明授權(quán)專利權(quán)，本發(fā)明授權(quán)專利權(quán)由國家知識產(chǎn)權(quán)局授予，授權(quán)公告號為：CN116208440B 。

龍圖騰網(wǎng)通過國家知識產(chǎn)權(quán)局官網(wǎng)在2025-05-23發(fā)布的發(fā)明授權(quán)授權(quán)公告中獲悉：該發(fā)明授權(quán)的專利申請?zhí)?專利號為：202310188049.3，技術領域涉及：H04L12/40；該發(fā)明授權(quán)應用于綜合航電系統(tǒng)的1553B協(xié)議通信方法是由尹小芳;王歡;王倩;楊瀅弘;馮興寰設計研發(fā)完成，并于2023-03-01向國家知識產(chǎn)權(quán)局提交的專利申請。

本應用于綜合航電系統(tǒng)的1553B協(xié)議通信方法在說明書摘要公布了：本發(fā)明提供一種應用于綜合航電系統(tǒng)的1553B協(xié)議通信方法，包括：在數(shù)據(jù)接收時，1553B協(xié)議芯片與FPGA之間通過中斷方式控制數(shù)據(jù)的接收，接收數(shù)據(jù)和控制字在FPGA中采用FIFO存儲，通過FIFO數(shù)據(jù)狀態(tài)位指示數(shù)據(jù)是否有效，并通過中斷的方式上報給CPU，保障數(shù)據(jù)接收過程中不丟包、不重取；在數(shù)據(jù)發(fā)送時，CPU與FPGA之間采用查詢發(fā)送數(shù)據(jù)狀態(tài)的方式，更新發(fā)送數(shù)據(jù)，F(xiàn)PGA與1553B協(xié)議芯片間采用主動更新和被動接收中斷兩種方式更新發(fā)送數(shù)據(jù)，充分利用總線時隙，并利用矢量字置位和清除的方式，指示發(fā)送數(shù)據(jù)的有無，保障數(shù)據(jù)發(fā)送過程中不丟包、不重復。即，本發(fā)明能夠避免收發(fā)過程中數(shù)據(jù)丟包和重取問題。

本發(fā)明授權(quán)應用于綜合航電系統(tǒng)的1553B協(xié)議通信方法在權(quán)利要求書中公布了：1.一種應用于綜合航電系統(tǒng)的1553B協(xié)議通信方法，其特征在于，包括：在數(shù)據(jù)接收時，1553B協(xié)議芯片與FPGA之間通過中斷方式控制數(shù)據(jù)的接收，接收數(shù)據(jù)和控制字在FPGA中采用FIFO存儲，通過FIFO數(shù)據(jù)狀態(tài)位指示數(shù)據(jù)是否有效，并通過中斷的方式上報給CPU，保障數(shù)據(jù)接收過程中不丟包、不重取；在數(shù)據(jù)發(fā)送時，CPU與FPGA之間采用查詢發(fā)送數(shù)據(jù)狀態(tài)的方式，更新發(fā)送數(shù)據(jù)，F(xiàn)PGA與1553B協(xié)議芯片間采用主動更新和被動接收中斷兩種方式更新發(fā)送數(shù)據(jù)，充分利用總線時隙，并利用矢量字置位和清除的方式，指示發(fā)送數(shù)據(jù)的有無，保障數(shù)據(jù)發(fā)送過程中不丟包、不重復；所述應用于綜合航電系統(tǒng)的1553B協(xié)議通信方法，包括如下步驟：S1、FPGA初始化1553B協(xié)議芯片；S2、CPU接收數(shù)據(jù)時，CPU等待FPGA的接收數(shù)據(jù)中斷，當收到中斷后，讀取FIFO數(shù)據(jù)狀態(tài)位，并讀取完整一包接收數(shù)據(jù)，然后下發(fā)讀完成命令，對接收數(shù)據(jù)進行處理，并等待FPGA的下一次接收數(shù)據(jù)中斷；CPU發(fā)送數(shù)據(jù)時，CPU查詢FPGA中發(fā)送子地址的數(shù)據(jù)發(fā)送狀態(tài)，并根據(jù)數(shù)據(jù)發(fā)送狀態(tài)確定是否將發(fā)送數(shù)據(jù)和控制字以及發(fā)送完成標志下發(fā)給FPGA；S3、FPGA接收CPU的發(fā)送數(shù)據(jù)時，在收到CPU的發(fā)送完成標志時，將接收數(shù)據(jù)更新到寄存器中，并拉起對應子地址的發(fā)送數(shù)據(jù)READY信號；S4、FPGA進行發(fā)送時隙和接收時隙控制；S5、FPGA上報給CPU接收數(shù)據(jù)時，首次讀FIFO時，從FIFO中預讀一包數(shù)據(jù)，然后給CPU拉接收數(shù)據(jù)中斷，并等待CPU下發(fā)的讀完成命令；若CPU下發(fā)讀完成命令，則FPGA從FIFO中讀一包新數(shù)據(jù)，并再次給CPU拉接收數(shù)據(jù)中斷；若CPU超時未下發(fā)讀完成命令，則FPGA再次給CPU拉接收數(shù)據(jù)中斷；步驟S4中，F(xiàn)PGA進行發(fā)送時隙和接收時隙控制具體包括如下子步驟：S4.01、判斷FPGA初始化1553B協(xié)議芯片是否完成，是則轉(zhuǎn)步驟S4.02，否則循環(huán)步驟S4.01；S4.02、FPGA判斷是否有1553B協(xié)議芯片中斷，是則轉(zhuǎn)步驟S4.03；否則轉(zhuǎn)步驟S4.04；S4.03、FPGA查詢1553B協(xié)議芯片的堆棧指針，獲取堆棧指針指向的消息描述符地址；然后查詢消息描述符地址，獲取控制字和數(shù)據(jù)塊指針，然后轉(zhuǎn)步驟S4.05；S4.04、FPGA判斷是否有發(fā)送數(shù)據(jù)READY信號，是則轉(zhuǎn)步驟S4.08；否則轉(zhuǎn)步驟S4.02；S4.05、判斷控制字是發(fā)送控制字還是接收控制字，若為接收控制字，則轉(zhuǎn)步驟S4.06；若為發(fā)送控制字，則轉(zhuǎn)步驟S4.07；S4.06、FPGA通過數(shù)據(jù)塊指針獲取接收數(shù)據(jù)，并將控制字和接收數(shù)據(jù)打包存入FIFO中，防止數(shù)據(jù)丟失，然后轉(zhuǎn)步驟S4.02；S4.07、FPGA通過發(fā)送控制字獲取發(fā)送子地址，然后轉(zhuǎn)步驟S4.08；S4.08、FPGA判斷是否有該子地址的發(fā)送數(shù)據(jù)READY信號，是則轉(zhuǎn)步驟S4.09；否則轉(zhuǎn)步驟S4.10；S4.09、FPGA將發(fā)送數(shù)據(jù)寫入1553B協(xié)議芯片，并置位對應的矢量字位，然后轉(zhuǎn)步驟S4.11；S4.10、FPGA清除對應矢量字位，然后轉(zhuǎn)步驟S4.11；S4.11、FPGA將矢量字寫入1553B協(xié)議芯片中，然后轉(zhuǎn)步驟S4.02。

如需購買、轉(zhuǎn)讓、實施、許可或投資類似專利技術，可聯(lián)系本專利的申請人或?qū)＠麢?quán)人四川九洲空管科技有限責任公司，其通訊地址為：621000 四川省綿陽市科創(chuàng)園區(qū)九洲大道255號；或者聯(lián)系龍圖騰網(wǎng)官方客服，聯(lián)系龍圖騰網(wǎng)可撥打電話0551-65771310或微信搜索“龍圖騰網(wǎng)”。