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龍圖騰網(wǎng)恭喜天津大學申請的專利可實現(xiàn)相關(guān)多采樣的低功耗DDR計數(shù)器獲國家發(fā)明授權(quán)專利權(quán)，本發(fā)明授權(quán)專利權(quán)由國家知識產(chǎn)權(quán)局授予，授權(quán)公告號為：CN115278125B 。

龍圖騰網(wǎng)通過國家知識產(chǎn)權(quán)局官網(wǎng)在2025-05-06發(fā)布的發(fā)明授權(quán)授權(quán)公告中獲悉：該發(fā)明授權(quán)的專利申請?zhí)?專利號為：202210943518.3，技術(shù)領(lǐng)域涉及：H04N25/671；該發(fā)明授權(quán)可實現(xiàn)相關(guān)多采樣的低功耗DDR計數(shù)器是由徐江濤;查萬斌;高志遠;聶凱明;高靜設(shè)計研發(fā)完成，并于2022-08-08向國家知識產(chǎn)權(quán)局提交的專利申請。

本可實現(xiàn)相關(guān)多采樣的低功耗DDR計數(shù)器在說明書摘要公布了：本發(fā)明涉及CMOS圖像傳感器中讀出電路設(shè)計領(lǐng)域，為提出一種采用鎖存器作為第1級計數(shù)器、在整個計數(shù)周期結(jié)束后進行自動校正的設(shè)計，在提高SSADC量化速度的同時，能夠降低其整體功耗，并且基于按位取反電路實現(xiàn)相關(guān)多采樣功能。本發(fā)明，可實現(xiàn)相關(guān)多采樣的低功耗DDR計數(shù)器，包括第1bit電路、第2bit電路、N?2bit可復(fù)用電路以及校正電路，N為正整數(shù)。本發(fā)明主要應(yīng)用于CMOS圖像傳感器中讀出電路設(shè)計制造場合。

本發(fā)明授權(quán)可實現(xiàn)相關(guān)多采樣的低功耗DDR計數(shù)器在權(quán)利要求書中公布了：1.一種可實現(xiàn)相關(guān)多采樣的低功耗DDR計數(shù)器，其特征是，包括第1bit電路、第2bit電路、N-2bit可復(fù)用電路以及校正電路，N為正整數(shù)；所述計數(shù)器的輸入信號包括時鐘MCLK、比較器輸出COMPOUT、控制信號BWI_CK1、控制信號BWI|_CK2、控制信號LSB_RN_CAL、控制信號BWI_CK1_CAL、控制信號BWI_CK2_SLSB、控制信號LLAT、控制信號LLATB、控制信號S_LSB；所述計數(shù)器的輸出信號為D1:N；所述第1bit電路由鎖存器LATCH1組成，所述LATCH1的輸入D端接時鐘MCLK，所述LATCH1的輸入G端接比較器輸出COMPOUT，所述LATCH1的復(fù)位端R接校正電路的輸出RN_LSB，所述LATCH1的置位端S接置位信號S_LSB，所述LATCH1的輸出端Q為計數(shù)器的最低位輸出D1，所述D1接入第2bit電路的按位取反模塊BWI1的輸入IN端和校正電路傳輸門TG1的輸入；所述校正電路由傳輸門TG1、傳輸門TG2、D觸發(fā)器DFF1、D觸發(fā)器DFF2、多路選擇器、鎖存器LATCH3、反相器IV1、反相器IV2、或門OR1、與門AN1組成；所述校正電路中所述TG1的輸入接所述第1bit電路輸出D1，所述TG1的輸出接所述TG2的輸入端和所述DFF1的輸入端CLK，所述TG1的正向控制端接LLAT，反相控制端接LLATB；所述TG2的輸入端接所述TG1的輸出，所述TG2的輸出端接地，所述TG2的正向控制端接LLATB，反相控制端接LLAT；所述DFF1的反向輸出端接所述DFF1的輸入端D、所述DFF2的輸入端CLK以及所述LATCH3的輸入端D；所述DFF2的輸出端Q接所述多路選擇器的1輸入端，所述DFF2的輸出端接所述多路選擇器的0輸入端、所述多路選擇器的S輸入端以及所述LATHC3的G輸入端；所述多路選擇器的輸出端接所述DFF2的輸入端D；所述LATCH3的輸出為BWI_CK2_CTL；所述OR1的輸入一端為所述DFF1的輸出經(jīng)過所述IV1之后的信號，另一端為LSB_RN_CAL，所述OR1的輸出信號為RN_LSB；所述AN1的輸入一端為所述DFF1的輸出第二端為所述DFF2的輸出經(jīng)過所述IV2之后的信號，第三端為BWI_CK1_CTL，所述AN1的輸出為BWI_CK1_CTL；所述第2bit電路由或門OR2、或門OR3、與門AN2、按位取反模塊BWI1、D觸發(fā)器DFF3組成；所述OR2的輸入接BWI_CK2_SLSB和BWI_CK2_CTL，輸出接所述AN2的一端輸入；所述AN2的輸入端分別接BWI_CK2和OR2的輸出，所述AN2的輸出接所述BWI1輸入；所述OR3的輸入分別接BWI_CK1和BWI_CK1_CTL，所述OR3的輸出接所述BWI1的輸入；所述BWI1的輸出接DFF3的輸入CLK；所述DFF3的輸出段為計數(shù)器第2bit的輸出D2，所述D2接所述DFF3的輸入D端和所述N--2bit可復(fù)用電路的BWI模塊IN端；所述N-2bit可復(fù)用電路由N-2個同樣的電路結(jié)構(gòu)首位相接組成，每個電路包括按位取反模塊BWIR和D觸發(fā)器DFFR；所述BWIR的輸入端IN接前1bit電路的輸出DN；所述BWIR的其他兩個輸入端接BWI_CK1和BWI_CK2，所述BWIR的輸出BWI_OUT接所述DFFR的輸入端CLK；所述DFFR的輸出為該bit計數(shù)器的輸出DN，DN接所述DFFR的輸入D端和所述N-2bit可復(fù)用電路下一bit電路的按位取反模塊IN端。

如需購買、轉(zhuǎn)讓、實施、許可或投資類似專利技術(shù)，可聯(lián)系本專利的申請人或?qū)＠麢?quán)人天津大學，其通訊地址為：300072 天津市南開區(qū)衛(wèi)津路92號；或者聯(lián)系龍圖騰網(wǎng)官方客服，聯(lián)系龍圖騰網(wǎng)可撥打電話0551-65771310或微信搜索“龍圖騰網(wǎng)”。