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龍圖騰網(wǎng)恭喜杭州電子科技大學(xué)申請(qǐng)的專(zhuān)利基于FPGA的一階線性微分方程硬件邏輯實(shí)時(shí)求解方法獲國(guó)家發(fā)明授權(quán)專(zhuān)利權(quán)，本發(fā)明授權(quán)專(zhuān)利權(quán)由國(guó)家知識(shí)產(chǎn)權(quán)局授予，授權(quán)公告號(hào)為：CN114491391B 。

龍圖騰網(wǎng)通過(guò)國(guó)家知識(shí)產(chǎn)權(quán)局官網(wǎng)在2025-04-29發(fā)布的發(fā)明授權(quán)授權(quán)公告中獲悉：該發(fā)明授權(quán)的專(zhuān)利申請(qǐng)?zhí)?專(zhuān)利號(hào)為：202210053200.8，技術(shù)領(lǐng)域涉及：G06F17/13；該發(fā)明授權(quán)基于FPGA的一階線性微分方程硬件邏輯實(shí)時(shí)求解方法是由黃繼業(yè);謝輝;董哲康;何志偉;楊宇翔設(shè)計(jì)研發(fā)完成，并于2022-01-18向國(guó)家知識(shí)產(chǎn)權(quán)局提交的專(zhuān)利申請(qǐng)。

本基于FPGA的一階線性微分方程硬件邏輯實(shí)時(shí)求解方法在說(shuō)明書(shū)摘要公布了：本發(fā)明公開(kāi)了基于FPGA的一階線性微分方程硬件邏輯實(shí)時(shí)求解方法，包括以下步驟：S1，構(gòu)建待求解微分方程模塊；S2，基于改進(jìn)的四階Runge?Kutta算法數(shù)值迭代求解模型和上述S1中的模塊，構(gòu)建全硬件化、局部并行計(jì)算的參數(shù)更新模塊；S3，基于S2中參數(shù)更新模塊，構(gòu)建用于計(jì)算的算法子頂層模塊；S4，基于狀態(tài)寄存器，構(gòu)建實(shí)時(shí)控制模塊，具備對(duì)子頂層模塊的運(yùn)行控制、x變量的迭代計(jì)算等功能；S5，基于S1～S4中所有模塊，構(gòu)建算法計(jì)算模型的頂層模塊，并預(yù)留必要的參數(shù)用戶(hù)接口。本發(fā)明保證高求解精度的同時(shí)，在一定程度上緩解該算法數(shù)值迭代模型固有的高串行性所帶來(lái)的計(jì)算時(shí)延問(wèn)題。

本發(fā)明授權(quán)基于FPGA的一階線性微分方程硬件邏輯實(shí)時(shí)求解方法在權(quán)利要求書(shū)中公布了：1.基于FPGA的一階線性微分方程硬件邏輯實(shí)時(shí)求解方法，其特征在于，包括以下步驟：S1，構(gòu)建待求解微分方程的HDL模塊diffEqu；S2，基于改進(jìn)的四階Runge-Kutta算法數(shù)值迭代求解模型和上述S1中diffEqu模塊，構(gòu)建全硬件化、局部并行計(jì)算的K1、K2、K3、K4參數(shù)更新模塊；S3，基于S2中參數(shù)更新模塊，構(gòu)建用于計(jì)算yn+1的算法子頂層模塊RK_calc_subtop；S4，基于狀態(tài)寄存器，構(gòu)建實(shí)時(shí)控制模塊RK_CTRL，具備對(duì)RK_calc_subtop模塊的運(yùn)行控制、x變量的迭代計(jì)算等功能；S5，基于S1～S4中所有模塊，構(gòu)建算法計(jì)算模型的頂層模塊，并預(yù)留必要的parameter參數(shù)用戶(hù)接口；所述S1中包括以下步驟：S11，將待求解的一階線性微分方程改寫(xiě)為形式；S12，調(diào)用各類(lèi)浮點(diǎn)運(yùn)算IP或編寫(xiě)FPGA邏輯，對(duì)S11中的fx,y部分進(jìn)行HDL模塊實(shí)現(xiàn)，其中，模塊以精度可配置的浮點(diǎn)數(shù)x、y及其有效指示信號(hào)x_vld、y_vld作為輸入信號(hào)，以相同格式的浮點(diǎn)數(shù)res及其有效指示信號(hào)res_vld作為輸出信號(hào)；所述S2中四階Runge-Kutta算法數(shù)值迭代求解模型，即K1＝fxn,yn1 K4＝fxn+s,yn+s*K34 其中，s為x一次迭代的步長(zhǎng)，來(lái)源于用戶(hù)定義參數(shù)STEP；所述S2中構(gòu)建全硬件化、局部并行計(jì)算的K1、K2、K3、K4參數(shù)更新模塊，包括以下步驟：S21，構(gòu)建一個(gè)通用化的參數(shù)更新模塊Kx_calc，該模塊的輸入信號(hào)為前級(jí)參數(shù)更新模塊的輸出信號(hào)、半步長(zhǎng)以及一次迭代的x，y初始值，輸出信號(hào)為Kx參數(shù)；模塊內(nèi)部先對(duì)本次迭代的x，y值以并行計(jì)算的方式加入步長(zhǎng)信息和前級(jí)模塊計(jì)算所得的參數(shù)信息，獲得x′和y′，再將x′和y′送入實(shí)例化的diffEqu模塊進(jìn)行Kx參數(shù)計(jì)算；S22，針對(duì)K1參數(shù)更新模塊K1_calc，直接例化diffEqu模塊即可；S23，針對(duì)K2、K3、K4參數(shù)更新模塊K2_calc、K3_calc、K4_calc，分別實(shí)例化S21中所述通用化的參數(shù)更新模塊Kx_calc即可；S24，上述四個(gè)參數(shù)更新模塊并行化運(yùn)行，利用寄存器組Kx_res_cache對(duì)一次迭代周期內(nèi)各參數(shù)更新模塊的計(jì)算結(jié)果進(jìn)行數(shù)據(jù)緩存；所述S2中改進(jìn)的四階Runge-Kutta算法數(shù)值迭代求解模型，即針對(duì)形式的一階線性微分方程，Kx參數(shù)的計(jì)算公式簡(jiǎn)化為：K1＝fxn6 K4＝fxn+s9上述Kx參數(shù)并行計(jì)算，使得計(jì)算消耗時(shí)鐘數(shù)縮減為原先的14，利用4bit狀態(tài)寄存器calc_complete指示并行計(jì)算完成，并將計(jì)算結(jié)果存儲(chǔ)至S24所述Kx_res_cache寄存器組；所述S3中構(gòu)建用于計(jì)算yn+1的算法子頂層模塊RK_calc_subtop，包括以下步驟：S31，以S23中所述K4_calc模塊的輸出有效信號(hào)高有效作為使能信號(hào)，接收來(lái)自S24所述寄存器組Kx_res_cache的并行數(shù)據(jù)，并將其送入乘加樹(shù)中進(jìn)行并行化計(jì)算，計(jì)算公式如5式；S32，以最后一個(gè)浮點(diǎn)數(shù)乘加單元的輸出數(shù)據(jù)有效信號(hào)作為一次迭代完成信號(hào)，將一次迭代所得數(shù)據(jù)yn+1與該數(shù)據(jù)的有效信號(hào)一起送入S4所述實(shí)時(shí)控制模塊RK_CTRL中；所述S4中1bit狀態(tài)寄存器runtime_flag，用于指示迭代狀態(tài)，具體地，“0”表示迭代結(jié)束或者未啟動(dòng)迭代，“1”表示處于迭代計(jì)算中，其值來(lái)源于x變量與用戶(hù)設(shè)定x的終止值X_END之間差值的符號(hào)位；所述S4中構(gòu)建實(shí)時(shí)控制模塊RK_CTRL，具備對(duì)RK_calc_subtop模塊的運(yùn)行控制、x變量的迭代計(jì)算等功能，包括以下步驟：S41，計(jì)算x與用戶(hù)設(shè)定步長(zhǎng)參數(shù)STEP的和，獲得下次迭代x的初始值xn+1；S42，將xn+1與S32中所述yn+1進(jìn)行數(shù)據(jù)對(duì)齊后，作為實(shí)時(shí)控制模塊RK_CTRL的輸出信號(hào)，與啟動(dòng)脈沖start_one_Kx_calc一起送至RK_calc_subtop，用于指示RK_calc_subtop模塊進(jìn)行下一次迭代計(jì)算；所述S31中將寄存器組Kx_res_cache的并行數(shù)據(jù)送入乘加樹(shù)中進(jìn)行并行化計(jì)算，包括以下步驟：S311，第一級(jí)并行結(jié)構(gòu)，包含兩個(gè)浮點(diǎn)數(shù)乘加單元，用于計(jì)算5式中K1+2K2和2K3+K4，結(jié)果記為R1和R2；S312，第二級(jí)并行結(jié)構(gòu)，包含一個(gè)浮點(diǎn)數(shù)加法單元和一個(gè)浮點(diǎn)數(shù)除法單元，分別用于計(jì)算S311中所述K1+2K2、2K3+K4的和，結(jié)果記為R3，以及結(jié)果記為R4；S313，第三級(jí)并行結(jié)構(gòu)，包含一個(gè)浮點(diǎn)數(shù)乘加單元，進(jìn)行5式的整體實(shí)現(xiàn)，即求得yn+1＝y(tǒng)n+R3*R4。

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