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龍圖騰網獲悉上海晟聯科半導體有限公司申請的專利基于時鐘邊沿對齊的并串轉換電路及方法獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN119315998B 。

龍圖騰網通過國家知識產權局官網在2025-04-04發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202411833296.5，技術領域涉及：H03M9/00；該發明授權基于時鐘邊沿對齊的并串轉換電路及方法是由程子川;宋欣寧;邱瑞恒設計研發完成，并于2024-12-13向國家知識產權局提交的專利申請。

本基于時鐘邊沿對齊的并串轉換電路及方法在說明書摘要公布了：本發明提供一種基于時鐘邊沿對齊的并串轉換電路及方法，其中電路包括：時鐘跳躍延遲電路，用于對模擬電路的輸入信號進行相位延遲，分頻模塊用于將相位延遲后的信號進行分頻處理，以及用于將輸入信號直接分頻處理后發送至數字電路；時鐘同步檢測電路，用于對相位延遲及分頻處理后的信號和數字電路輸出的信號進行同步檢測；邏輯控制模塊，用于根據同步檢測的結果向時鐘跳躍延遲電路發送控制信號；時鐘跳躍延遲電路根據控制信號調整模擬時鐘的相位，直至同步檢測結果一致，完成模擬電路和數字電路的時鐘邊沿對齊；根據時鐘邊沿對齊后的模擬電路和數字電路進行數據并串轉換。利用上述發明能夠自動實現時鐘對齊。

本發明授權基于時鐘邊沿對齊的并串轉換電路及方法在權利要求書中公布了：1.一種基于時鐘邊沿對齊的并串轉換電路，其特征在于，包括：模擬電路和數字電路；其中，所述模擬電路包括基于時鐘沿跳躍的時鐘跳躍延遲電路、分頻模塊和基于3相位的時鐘同步檢測電路，所述數字電路包括邏輯控制模塊；所述時鐘跳躍延遲電路用于對所述模擬電路的輸入信號進行相位延遲；所述分頻模塊用于將相位延遲后的信號進行分頻處理后，發送至所述時鐘同步檢測電路，以及用于將所述輸入信號直接分頻處理后發送至所述數字電路；所述時鐘同步檢測電路，用于對相位延遲及分頻處理后的信號和所述輸入信號直接分頻處理后并經所述數字電路延遲輸出的信號ckl_div_d2a進行同步檢測；所述邏輯控制模塊，用于根據所述同步檢測的結果向所述時鐘跳躍延遲電路發送控制信號；所述時鐘跳躍延遲電路根據所述控制信號調整所述輸入信號的相位，直至所述同步檢測結果一致，完成所述模擬電路和所述數字電路的時鐘邊沿對齊；所述時鐘跳躍延遲電路，包括：時鐘沿跳躍分頻模塊、時鐘沿跳躍觸發器、與運算模塊、或運算模塊；其中，所述時鐘跳躍分頻模塊對所述輸入信號進行至少4分頻，得到第一時鐘信號；所述第一時鐘信號通過所述時鐘跳躍觸發器延遲一個周期后，取反得到第二時鐘信號；所述第一時鐘信號、所述第二時鐘信號和所述控制信號通過所述與運算模塊相與，得到第三時鐘信號；當所述控制信號為高電平時，所述第三時鐘信號與所述輸入信號通過所述或運算模塊進行相或，得到所述相位延遲后的信號；根據時鐘邊沿對齊后的模擬電路和數字電路進行數據并串轉換。

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