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龍圖騰網恭喜電子科技大學申請的專利一種基于DDR SDRAM的四路并行SAR成像數據轉置系統獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN116500573B 。

龍圖騰網通過國家知識產權局官網在2025-04-15發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202310468336.X，技術領域涉及：G01S7/41；該發明授權一種基于DDR SDRAM的四路并行SAR成像數據轉置系統是由李晉;閔銳;黃澤坤;余雷;徐浩典;曹宗杰;崔宗勇設計研發完成，并于2023-04-27向國家知識產權局提交的專利申請。

本一種基于DDR SDRAM的四路并行SAR成像數據轉置系統在說明書摘要公布了：本發明公開了一種基于DDRSDRAM的四路并行SAR成像數據轉置系統。本發明將數據矩陣劃分為一個個4×4的小矩陣塊進行數據處理，使得距離向處理的4拍數據與方位向處理的4拍數據剛好為同一個4×4矩陣，主要解決4路并行處理時DDR換行次數多，效率低下和需要大量RAM緩存的問題。其實現步驟為：將順序進入的原始數據通過分塊存儲的方式寫入DDRSDRAM存儲器；將異步FIFO讀出的數據經過三次移位寄存器后存入RAM得到4個4×4的小矩陣塊進行距離向數據處理；通過串并轉換模塊和異步FIFO再次通過分塊存儲的方式將一個個4×4小矩陣塊數據寫入DDRSDRAM存儲器；通過異步FIFO讀出的每一個數據剛好是一個4×4的小矩陣塊，將其存入RAM中然后進行方位向數據處理。

本發明授權一種基于DDR SDRAM的四路并行SAR成像數據轉置系統在權利要求書中公布了：1.一種基于DDRSDRAM的四路并行SAR成像數據轉置系統，其特征在于，包括距離向數據處理模塊和方位向數據處理模塊，所述距離向數據處理模塊包括第一DDRSDRAM、第一異步FIFO、移位寄存器組、第一RAM組和距離向數據處理單元；所述第一DDRSDRAM用于接收雷達回波數據，第一DDRSDRAM突發長度為8，數據位寬為64bit，雷達回波數據位寬為32bit，定義雷達回波數據為8192×8192的矩陣，雷達回波數據通過分塊存儲的方式寫入第一DDRSDRAM，將雷達回波數據的每一行平均分為512份，每一份皆為16個32bit數，即512bit，每次寫入的512bit數據占據第一DDRSDRAM的8個地址空間，具體為：將第一行數據從地址0開始寫，每隔32個地址寫入16個32bit數據；再將第二行數據從地址8開始，接著每隔32個地址寫入16個32bit數；再將第三行數據從地址16開始，接著每隔32個地址寫入16個32bit數；最后將第四行數據從地址24開始，接著每隔32個地址寫入16個32bit數；將第一DDRSDRAM的地址0-16383全部寫滿；以同樣的順序每次4行的寫入直到寫完全部的雷達回波數據；所述第一異步FIFO用于將第一DDRSDRAM中的數據順序讀出，具體為：首先讀出第一行的前16個數據，接著讀出第二行的前16個數據，接著讀出第三行的前16個數據，接著讀出第四行的前16個數據；接著讀出第一行的第17到第32個數據，依此順序依次讀出；第一異步FIFO讀出的數據依次經過移位寄存器組，所述移位寄存器組包括3個512bit的移位寄存器，經過移位寄存器組的數據存入第一RAM組中，具體為：每隔四個寄存器處理時鐘將3個512bit的移位寄存器和異步FIFO的當前輸出，即四行的16列數據寫入64個32bit的RAM中；所述第一RAM組包括64個32bit的RAM，每次存入RAM中的數據為4行16列32bit數據，為4個4×4的矩陣塊，每個時鐘從第一RAM組中讀出四行數據的同一列數據輸入距離向數據處理單元進行處理；所述方位向數據處理模塊包括寄存器串并轉換單元、第二異步FIFO、第二DDRSDRAM、第三異步FIFO、第二RAM組和方位向數據處理單元；所述寄存器串并轉換單元將距離向處理過的數據每隔4個數據處理時鐘組合成512bit的數據，并通過第二異步FIFO寫入第二DDRSDRAM中，具體為：從第二DDRSDRAM的地址0開始，每隔262144個地址寫入16個4×4的矩陣塊，寫入2048次后，從地址128開始，每隔262144個地址寫入16個4×4的矩陣塊，以此順序，每寫入2048次后，初始地址加128，直到寫完全部的4×4矩陣塊；所述第三異步FIFO用于將第二DDRSDRAM中的數據分塊讀出并存入第二RAM組，每次讀出的4×4矩陣塊剛好為4次方位向處理的數據，具體為：從第二DDRSDRAM的地址0開始，先讀出地址0的16個32bit數據，接著每隔128個地址順序讀取，直到讀完2048×2048個512bit矩陣塊的第一行全部數據，即8192×8192矩陣的前四行數據；然后讀取地址8的16個32bit數據，接著每隔128個地址順序讀取，直到讀完2048×2048個512bit矩陣塊的第二行全部數據，即8k×8k矩陣的第5到第8行數據；按此順序，直到讀完全部的數據；所述第二RAM組包括2個RAM單元，每個RAM單元包括16個32bit的RAM，第二DDRSDRAM中的數據以16個32bit數據為一個整體，乒乓存入2個RAM單元中；方位向數據處理單元從第二RAM組中每個時鐘讀取16個32bit數據，每個數據處理時鐘輸出4列的4行數據進行方位向的數據處理。

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